Реферат: ПЛИС Xilinx семейства Virtex™

На Рис. 12 показана полная система, содержащая кристалл в ведущем и кристалл в подчиненном режимах. В этой схеме крайнее левое устройст­во работает в ведущем последовательном режиме. Остальные устройства работают в подчиненном последовательном режиме. На вход  микросхемы ППЗУ подается сигнал с контактов  микросхемы FPGA. Аналогично, на вход  — с выхода DONE. При этом в зависимости от выбранной стартовой последовательности существует конфликт потенци­алов на контакте DONE.

Для последовательного конфигурирования микросхем FPGA необходимо использовать последовательность, изображенную в виде алгоритма на Рис. 14.

Временная диаграмма для ведущего последовательного режима показа­на на Рис. 15. Данный режим выбирается заданием кода <000> или <100> на входах М2, Ml, М0. Необходимую временную информацию для этого режима содержит Табл. 10.

Время нарастания напряжения питания  от уровня 1 В до мини­мально допустимого значения  не должно превышать 50 мс, в против­ном случае необходимо удерживать сигнал  в состоянии низко­го логического уровня до момента достижения допустимого уровня .

6.1.3. Режим SelectMAP

SelectMAP — самый быстрый режим конфигурирования. В этом режи­ме данные записываются в FPGA побайтно с использованием флага BUSY, управляющего потоком данных.

Внешний источник создаёт байтовый поток данных и сигналы CCLK, выбор кристалла (Chip Select — ), запись (). Если установлен высокий логический уровень сигнала BUSY, данные должны удерживать­ся до тех пор, пока BUSY не будет переведен в состояние низкого уровня.

Используя этот режим можно считать данные. Если сигнал  не установлен (т.е. находится в состоянии высокого логического уровня), кон­фигурационные данные читаются обратно из FPGA, как часть операции обратного считывания.

После окончания конфигурирования контакты порта SelectMAP могут использоваться как дополнительные пользовательские входы-выходы.

Можно использовать этот порт для быстрого 8-битового обратного считы­вания конфигурационных данных.

Сохранение такой возможности после конфигурирования реализует­ся на этапе создания битового потока. Для сохранения такой возможно­сти необходимо использовать ограничения типа PROHIBIT, предохра­няющие контакты порта SelectMAP от использования в качестве поль­зовательских.

Несколько FPGA Virtex могут конфигурироваться в режиме SelectMAP, и далее одновременно запускаться для штатного функционирования. Для кон­фигурирования нескольких устройств таким способом, необходимо соеди­нить параллельно индивидуальные сигналы отдельных микросхем CCLK, Data,  и BUSY. Конкретные микросхемы конфигурируются по очере­ди за счет поочередной подачи активного сигнала на контакт выборки () этой FPGA и записи соответствующих ей данных. В Табл. 11 представлены временные параметры сигналов режима SelectMAP.

Запись

Процедура записи  посылает пакеты  конфигурационных данных в FPGA. Необходимо отметить, что конфигурационный пакет можно расще­пить на несколько таких последовательностей. Пакет не должен быть за­кончен за время одной активизации сигнала , изображенной на Рис. 16.

Последовательность операций:

1. Установить сигналы  и  в состояние низкого логическо­го уровня. Отметим, что если сигнал  активизируется во время уже функционирующего сигнала CCLK, сигнал  должен оставаться неизменным. В противном случае, как описано далее, будет инициирова­но преждевременное прекращение процедуры.

Таблица 11. Параметры сигналов режима SelectMAP.

2. Данные подать на вход D[7:0]. Отметим, что для избежания кон­фликта между данными от различных источников, информация не должна выдаваться во время, когда сигнал  имеет значение ‘0’, a  — значение ‘1’. Также нельзя активизировать больше одного CS, в то вре­мя когда сигнал WRITE имеет значение ‘1’.

3. Данные принимаются по нарастающему фронту CCLK при усло­вии, что сигнал BUSY при этом имеет значение ‘0’. В случае, если сиг­нал BUSY имел значение ‘1’ от предыдущей записи, данные не прини­маются. Данные снова будут приниматься по первому же нарастающему фронту CCLK после перехода BUSY в состояние ‘0’; при этом данные должны удерживаться до этого события.

4. Повторять шаги 2 и 3 до тех пор, пока не будут переданы все данные.

5. Перевести сигналы  и  в неактивное состояние.

Алгоритм процедуры записи показан на Рис. 17. Отметим, что если сигнал CCLK медленнее, чем , FPGA не будет выставлять сигнал BUSY, в этом случае обмен подтверждениями готовности после реального приема данных не нужен, и данные могут просто вводиться в FPGA по каждому циклу сигнала CCLK.

Преждевременное прекращение процедуры

После установки активного уровня сигнала , пользователь не может переключаться с записи на чтение или наоборот. В противном случае такое действие приведет к преждевременному прекращению текущей пакетной команды. Устройство будет оставаться в состоянии BUSY (занято) до тех пор, пока прерванная процедура будет завершена. После прекращения процедуры, для продолжения приема пакета, необходимо повторить пере­дачу того слова, которое было прервано не на границе слова.

Для того чтобы инициировать преждевременное прекращение проце­дуры записи, необходимо перевести сигнал  в неактивное состоя­ние. Как показано на Рис. 18, прекращение процедуры начнется с прихо­дом нарастающего фронта CCLK.

6.1.4. Использование резкима периферийного сканирования для конфигурирования Virtex

Для конфигурирования в режиме периферийного сканирования исполь­зуются только специальные контакты порта тестового доступа (Test Access Port — ТАР) в соответствии со стандартом IEEE 1149.1.

Конфигурирование через порт ТАР выполняется с помощью специаль­ной команды CFG_IN. Эта команда позволяет преобразовать входные дан­ные, поступающие на вход TDI, в пакет данных для внутренней шины кон­фигурирования.

Для конфигурирования FPGA через порт периферийного сканирования необходимо выполнить следующие действия:

1. Загрузить   команду  CFG_IN   во   внутренний   регистр   команд (instruction register — IR).

2. Ввести состояние Shift-DR (SDR).

3. Выдать стандартный конфигурационный bitstream на TDI.

4. Возвратиться к состоянию Run-Test-Idle (RTI).

5. Загрузить в регистр IR команду JSTART.

6. Ввести состояние SDR.

7. Выдать   ТСК   для   длины   последовательности   (длина программируемая).

8. Возвратиться к состоянию RT1.

Как отмечалось ранее, конфигурирование и обратное считывание все­гда доступно в режиме периферийного сканирования. Для выборки режи­ма необходимо подать код <101> или <001> на контакты М2, Ml, М0.

6.2. Последовательность конфигурации

Конфигурирование устройств Virtex -- процесс, состоящий из трех фаз. В первой фазе конфигурирования очищается память. Следующая фа­за — загрузка данных в конфигурационную память. Наконец, активизиру­ется логика (фаза Start-Up).

Обычно процесс конфигурирования запускается автоматически после подачи напряжения питания, однако, как будет описано далее, он может быть задержан пользователем. Конфигурационный процесс может также быть инициирован установкой активного уровня сигнала . Пе­реход сигнала  в состояние ‘1’ означает окончание фазы очистки па­мяти, а установка активного уровня сигнала DONE (‘1’) означает оконча­ние процесса в целом.

Временная диаграмма для конфигурационных сигналов после подачи напряжения питания показана на Рис. 19, а соответствующие временные характеристики — в Табл. 12.

6.2.1. Задержка конфигурирования

Конфигурирование FPGA может быть задержано удержанием сигнала на контакте  в, состоянии низкого логического уровня до мо­мента готовности системы к конфигурированию. На протяжении фазы очистки конфигурационной памяти последовательность операций состоит из повторения цикла очистки памяти по всем адресам. Эти операции про­должаются до окончания одного полного цикла очистки памяти по всем адресам после установки сигнала на входе  в состояние ‘1’. Та­ким образом, задержка процесса конфигурирования равнозначна продол­жению фазы очистки памяти.

Таблица 12. Значения временных параметров при подаче питания.

Другой вариант — подача от источника с открытым стоком сигнала низкого уровня на вход . Источник сигнала с открытым стоком необ­ходим потому, что контакт  — двунаправленный и работает как выход, имеющий низкий логический уровень во время фазы очистки памяти. Уве­личение времени удержания низкого логического уровня на этом контакте приводит, к тому, что конфигурационный автомат продолжает выполнять фазу очистки памяти. Таким образом, процесс конфигурирования задер­живается, не входя в фазу загрузки данных.

6.2.2. Последовательность вхождения в штатный режим работы

При выполнении вхождения в штатный режим работы по умолчанию глобальный сигнал управления третьим состоянием (global tristate - GTS) активизируется через один цикл CCLK после перехода сигнала DONE в состояние ‘1’. Это позволяет выходам FPGA включиться надле­жащим образом.

Одним циклом CCLK позже активизируются сигнал глобальной уста­новки/сброса (Global Set/Reset — GSR) и глобального разрешения записи (Global Write Enable — GWE). Это создает условия для начала нормальной работы внутренних запоминающих элементов.

Временная диаграмма для этих событий может быть изменена. Кроме того, события GTS, GSR и GWE могут активизироваться после перехода всех выходов DONE в высокое состояние при конфигурировании множе­ственных устройств FPGA, что позволяет начинать их работу в штатном режиме синхронно. Во время выполнения последовательности допускает­ся включение на любой фазе паузы до момента нормального захвата сле­дящей системы схемы автоподстройки задержки (DLL).

6.3. Формат потока конфигурационных данных

Кристаллы Virtex конфигурируются последовательной загрузкой в них фреймов данных, которые объединены в двоичный поток (bitstream). В Табл. 13 представлены объемы конфигурационной последовательности для кристаллов Virtex.

Таблица 13. Размер конфигурационной последовательности для различных микросхем семейства Virtex

7.  Обратное считывание

Конфигурационные данные, записанные в конфигурационной памяти FPGA, могут быть считаны обратно для выполнения верификации. Наряду с этими данными возможно обратное считывание содержимого всех триггеров/защелок, LUTRAMs, BlockRAMs. Эта возможность используется для выполнения отладки проектов в реальном масштабе времени.

8. Характеристики микросхем семейства Virtex по постоянному току

В Табл. 14 приведены максимально допустимые значения параметров микросхем семейства Virtex по постоянному току.

Таблица 14. Диапазон максимально допустимых значений параметров микросхем семейства Virtex по постоянному току

Внимание! Превышение максимальных значений ведет к повреждению кристалла.

В Табл. 15 приведены рекомендуемые значения параметров микросхем семейства Virtex по постоянному току.

Таблица 15. Рекомендуемые значения

9. Корпуса

В Табл. 16 приведены комбинации: кристалл Virtex — корпус, и число пользовательских выводов для каждой комбинации.

Таблица 16. Корпуса.

10. Обозначение микросхем семейства Virtex

Способ обозначения микросхем семейства Virtex показан на Рис. 20.