Реферат: ПЛИС Xilinx семейства Virtex™

До конфигурации кристалла доступны все команды кроме USER1 и USER2. После конфигурации кристалла доступны все команды без исклю­чения. Во время конфигурации не рекомендуется использовать команды Extest, INtest и Sample/Preload.

В дополнение к описанным выше тестовым командам поддерживаются команды, позволяющие загрузить/считать конфигурацию кристалла.

На Рис. 10 показана логика периферийного сканирования кристаллов серии Virtex. Логика периферийного сканирования состоит из 3-разрядно­го регистра данных на один БВВ, контроллера порта ТАР и регистра ко­манд с декодированием.

4.6.1.  Регистры данных

Первичный регистр данных является регистром периферийного скани­рования. Для каждого вывода микросхемы, связанного с программируе­мым БВВ, регистр данных ПС содержит три разряда сдвигового регистра и три разряда регистра-защелки (для входа, выхода и управления третьим состоянием). Выводы, не доступные для программирования пользовате­лем, имеют только по одному разряду в регистре данных ПС (для входа или выхода).

Другим регистром данных является регистр BYPASS. Данный регистр осуществляет синхронизацию данных, проходящих через кристалл, в сле­дующее устройство с периферийным сканированием. В кристалле имеет­ся только один такой регистр.

Кристалл семейства Virtex содержит две дополнительные внутренние цепи сканирования, которые могут быть задействованы использованием в проекте макромодуля BSCAN. Выводы SEL1 и SEL2 макромодуля BSCAN переводятся в логическую единицу при командах USER1 и USER2 соот­ветственно, задействуя эти цепи. Данные с выхода ТОО считываются вхо­дами TDO1 или TDO2 макромодуля BSCAN. Макромодуль BSCAN также имеет раздельные тактовые входы DRCK1 и DRCK2 для каждого пользо­вательского регистра ПС, общий вход TDI и общие выходы RESET, SHIFT и UPDATE, отражающие состояние контроллера порта ТАР.

4.6.2.  Порядок битов регистра данных ПС

Порядок в каждом БВВ: Вход, Выход, Высокий импеданс. Только входные контакты представлены одним битом, а только выходные -всеми тремя.

Если смотреть на кристалл, как он представлен в программном обеспе­чении проектирования (модуль FPGA EDITOR), то последовательность битов в регистре данных ПС будет определяться, как на Рис. 11.

Рис. 11. Последовательность битов ПС.

4.6.3. Идентификационные регистры

Имеются два идентификационных регистра: IDCODE-регистр и USER-CODE-регистр. IDCODE позволяет определить микросхему, подсоединен­ную к JTAG-nopry.

IDCODE имеет следующий двоичный формат:

vvvv : ffff: fffa : aaaa : аааа : сссс : сссс : ссс1,

где v — код корпуса, f— код семейства кристаллов (03h для семейства Virtex), а — число строк матрицы КЛБ (от 010h для XCV50 до 040h для XCV1000), с — код компании производителя (49h для фирмы «Xilinx»)

В Табл. 8 приведены идентификационные коды (IDCODEs), присвоен­ные кристаллам серии Virtex.

Используя USERCODE, пользователь может записать и считать свой идентификационный номер для данного проекта. Пользовательский иденти­фикационный код включается в конфигурационный файл во время его созда­ния. USERCODE может быть считан только после конфигурации кристалла.

Таблица 8. Идентификационные коды (IDCODEs), присвоенные кристаллам серии Virtex

4.6.4. Включение ПС в проект

Так как все контакты, необходимые для ПС, предопределены в каждом кристалле, то не нужно включать в проект дополнительных элементов, ес­ли не будут использоваться пользовательские регистры (USER1 и USER2). Для задействования этих регистров в проект необходимо включить эле­мент BSCAN и соединить соответствующие выводы.

5. Система проектирования

Разработка кристаллов Virtex осуществляется программным обеспече­нием проектирования Xilinx Foundation и/или Xilinx Alliance. Процесс про­ектирования включает: ввод проекта, размещение в кристалл и верификацию. Для ввода проекта могут применяться стандартные электронные САПР, таких фирм, как «Aldec», «Cadence», «Simplicity», «Mentor Graphics» или «Synopsys». Для размещения в кристалл и верифи­кации используются специализированные под архитектуру САПР, выпус­каемые только фирмой «Xilinx».

Система проектирования фирмы «Xilinx» интегрирована в управляю­щую программу, называемую Xilinx Design Manager (XDM), которая обеспе­чивает доступ к общему пользовательскому интерфейсу, независимо от вы­бора вида программы ввода или верификации. Программа XDM упрощает выбор настроек, необходимых для выполнения проекта, благодаря наличию разветвленного меню и легко доступной справочной системе (on-line help).

Прикладные программы, начиная от создания схемы (schematic cap­ture), до размещения и трассировки (Placement and Routing — PAR), до­ступны из программы XDM. Цепочка команд, определяющих последова­тельность обрабатывающих процессов, генерируется до начала их испол­нения и запоминается для последующего документирования.

Несколько расширенных свойств программного обеспечения облегчает проектирование микросхем Virtex. Например, схемные относительно рас­положенные макросы (Relationally Placed Macros — RPMs), в которых со­держится информация о принудительной взаимной ориентации составных частей элементов проекта, дают необходимую информацию для их реаль­ного размещения на кристалле. Они помогают обеспечить оптимальное выполнение стандартных логических функций.

Для ввода проектов с помощью языков описания аппаратных средств (Hardware Description Language — HDL), система проектирования Xilinx Foundation предоставляет интерфейсы к синтезаторам следующих фирм:

—  «Synopsis» (FPGA Compiler, FPGA Express);

—  «Exemplar» (Spectrum);

—  «Symplicity» (Symplify).

Для схемного ввода проектов системы проектирования Xilinx Foundation и Alliance предоставляют интерфейсы к следующим системам создания схем:

—  Mentor Graphics V8 (Design Architect Quick Sim II);

—  Innoveda (Viewdraw).

Существует множество других производителей, которые предлагают аналогичные по функциям системы ввода проекта.

Для упрощения взаимодействия различных САПР существует стан­дартный формат файлов (EDIF), который поддерживается всеми произво­дителями САПР.

САПР для Virtex включает унифицированную библиотеку стандартных функций. Эта библиотека содержит свыше 400 примитивов и макросов, от двухвходовых вентилей И, до 16-битовых аккумуляторов и включает арифметические функции, компараторы, счетчики, регистры данных, де­шифраторы, шифраторы, функции ввода-вывода, защелки, булевы функ­ции, мультиплексоры и сдвигающие регистры.

Часть библиотеки, содержащей детальные описания общих логических функций, реализованных в виде «нежестких» макросов (soft macro), не со­держит никакой информации о разбиении этих функций на реальные физи­ческие блоки и об их размещении в кристалле. Быстродействие данных макросов зависит, таким образом, от этих двух процедур, которые реализуют­ся на этапе размещения проекта в кристалл. В то же время относительно расположенные макросы (RPMs) содержат в себе предварительно опреде­ленную информацию о разбиении на физические блоки и о размещении, ко­торая дает возможность для оптимального выполнения этих функций. Пользователи могут создать свою собственную библиотеку «нежестких» макросов и RPM из примитивов и макросов стандартной библиотеки".

Среда проектирования поддерживает ввод иерархических проектов, в которых схемы верхнего уровня содержат основные функциональные бло­ки, в то время как системы нижнего уровня определяют логические функ­ции этих блоков. Данные элементы иерархического проекта автоматичес­ки объединяются соответствующими средствами на этапе размещения в кристалл. При иерархической реализации могут объединяться различные средства ввода проекта, давая возможность каждую из частей вводить на­иболее подходящим для нее методом.

5.1. Размещение проекта в кристалл

Программное средство размещения и трассировки (place and route — PAR) обеспечивает автоматическое протекание процесса размещения проекта в кристалл, которое описывается ниже. Процедура разбиения на физические блоки получает исходную информацию о проекте в виде перечня связей фор­мата EDIF и осуществляет привязку абстрактных логических элементов к ре­альным физическим ресурсам архитектуры FPGA (БВВ, КЛБ). Затем проце­дура размещения определяет наилучшее место для их размещения, руковод­ствуясь информацией о межсоединениях и желаемом быстродействии. В за­вершении, процедура трассировки выполняет соединения между блоками.

Алгоритмы программы PAR поддерживают автоматическое выполне­ние большинства проектов. Тем не менее, в некоторых приложениях поль­зователь при необходимости может осуществлять контроль и управление процессом. Ни этапе ввода проекта пользователь может задавать свою ин­формацию для разбиения, размещения и трассировки.

В программное обеспечение встроено средство Timing Wizard, управля­ющее процессом размещения и трассировки с учетом требований к време­нам распространения сигналов. При вводе проекта пользователь задает эту информацию в виде временных ограничений для определенных цепей. Процедуры анализа временных параметров связей анализируют эти, за­данные пользователем, требования и пытаются удовлетворить им.

Временные требования вводятся в схему в виде непосредственных си­стемных ограничений, таких, как минимально допустимая частота синхро­низации, или максимально допустимая задержка между двумя регистрами. При таком подходе результирующее быстродействие системы с учетом суммарной протяженности путей автоматически подгоняется под требова­ния пользователя. Таким образом, задание временных ограничений для от­дельных цепей становится не нужным.

5.2. Верификация проекта

В дополнение к обычному программному моделированию FPGA, поль­зователь может использовать метод непосредственной отладки реальных цепей. Благодаря неограниченному количеству циклов перепрограммиро­вания кристаллов FPGA, работоспособность проектов можно проверить в реальном масштабе времени, вместо того чтобы использовать большой на­бор тестовых векторов, необходимых при программном моделировании.

Система проектирования устройств Virtex поддерживает и программное моделирование и метод отладки непосредственно аппаратных цепей. Для выполнения моделирования система извлекает временную информацию, полученную после размещения из базы данных проекта, и вводит ее в сете­вой :перечень. Пользователь может и сам проверить критичные по времени части проекта, используя статический временной анализатор TRACE.

Для непосредственной отладки цепей к системе проектирования по­ставляется кабель для загрузки конфигурационных данных и обратного считывания данных из микросхемы. Этот кабель соединяет персональный компьютер или рабочую станцию с микросхемой FPGA, установленной в законченное устройство. После загрузки проекта в FPGA, пользователь может выполнить один шаг изменения логического состояния схемы, за­тем выполнить обратное считывание состояния триггеров в компьютер и проанализировать правильность работы схемы. Простейшие модификации проекта при этом можно осуществлять в считанные минуты.

6. Конфигурирование кристалла в устройстве

Микросхемы Virtex конфигурируются путем загрузки конфигурационных данных во внутреннюю конфигурационную память. Часть специальных кон­тактов, которые при этом используются, не могут применяться для других целей, в то же время некоторые из них могут после завершения конфигурирования служить в качестве контактов ввода-вывода общего назначения.

К специальным контактам конфигурирования относятся следующие:

-     контакты режима конфигурирования (М2, Ml, М0);

-     контакт синхронизации процесса конфигурирования (CCLK);

-     контакт ;

-     контакт DONE;

-     контакты   порта   периферийного   сканирования   (TDI,   ТОО,

TMS, ТСК).

В зависимости от выбранного режима конфигурирования контакт CCLK может быть либо источником сигнала синхронизации, либо наобо­рот — приемником сигнала от внешнего генератора синхросигналов.

6.1. Режимы конфигурирования

Virtex поддерживает следующие четыре режима конфигурирования:

— подчиненный последовательный режим (Slave-serial);

— ведущий последовательный режим (Master-serial);

— режим SelectMap;

— режим периферийного сканирования (Boundary Scan — JTAG).

Комбинация кодов на специальных входных контактах (М2, Ml, М0) позволяет выбрать один из режимов конфигурирования, при этом четыре из восьми кодов соответствуют «подтянутому» (pull-up) состоянию входов блоков ввода-вывода до начала процедуры конфигурирования, и еще четы­ре комбинации состоянию неопределенного потенциала блоков ввода-вы­вода. Соответствие этих кодов необходимому режиму приведено в Табл. 9.

Таблица 9. Конфигурационные коды.

Конфигурирование микросхемы FPGA через порт периферийного ска­нирования доступно всегда, независимо от значения этого кода. Задание кода отключает другие режимы. Все три контакта режима конфигурирова­ния имеют внутренние «подтягивающие» резисторы и по умолчанию задают, таким образом, состояния высокого логического уровня, если отсутствуют внешние подключения.

6.1.1. Подчиненный последовательный резким

В этом режиме FPGA принимает конфигурационные данные в последо­вательной форме от последовательного ПЗУ или от другого источника по­следовательных конфигурационных данных.

Данные последовательного битового потока (bitstream) должны быть установлены на входе DIN незадолго до появления нарастающего фронта сигнала, генерируемого внешним источником и подаваемого на вход CCLK.

Несколько микросхем FPGA могут быть соединены в цепочку для кон­фигурирования от единого внешнего источника конфигурационных дан­ных. После того как одна из микросхем сконфигурирована, данные для следующей появляются на выходе DOUT. Изменение данных на выходе DOUT происходит после нарастающего фронта сигнала на входе CCLK.

Процесс стробирования данных, подаваемых на вход DIN по нарастаю­щему фронту CCLK, отличается от аналогичного процесса в старых се­мействах микросхем FPGA, но это не приводит к возникновению проблем для смешанных конфигурационных цепочек. Такое изменение сделано для увеличения скоростей последовательного конфигурирования цепочек FPGA, состоящих только из микросхем Virtex.

На Рис. 12 изображена полная схема, совмещающая подчиненные ре­жимы и ведущий режим. FPGA Virtex, конфигурируемые в подчиненном режиме, должны быть подключены так же, как устройство, изображенное третьим слева.

Подчиненный последовательный режим выбирается заданием кода <111> на входах режима конфигурирования (М2, Ml, М0). Внутрен­ние высокоомные резисторы на режимных контактах «подтягивают» данные входы в состояние высокого логического уровня и, таким об­разом, задают этот режим по умолчанию, если выходы не имеют внешних подключений. На Рис. 13 изображена временная диаграмма для данного режима.

В Табл. 10 содержится более подробная информация для величин, при­веденных на Рис. 13. Для FPGA, соединенных в цепочку, процесс конфи­гурирования должен быть задержан до тех пор, пока на контактах  всех микросхем цепочки не появится высокий логический уровень.

Таблица 10. Параметры сигналов подчиненного и ведущего режимов

6.1.2. Ведущий последовательный резким

В ведущем последовательном режиме с выхода CCLK FPGA сигнал по­дается на соответствующий вход микросхемы ППЗУ, которая передает данные на DIN-вход той же микросхемы FPGA. Прием данных в FPGA осуществляется по каждому нарастающему фронту сигнала CCLK. После полного конфигурирования микросхемы, данные для следующих уст­ройств, соединенных цепочкой, появляются на выходе DOUT после каж­дого нарастающего фронта сигнала CCLK. Данные конфигурирования, по­ступающие на все микросхемы FPGA, соединенные в цепочку, обязатель­но начинаются с блока, называемого преамбулой.

Интерфейс, поддерживающий этот режим, идентичен интерфейсу под­чиненного режима, за исключением того, что для генерации синхросигна­ла конфигурирования используется внутренний осциллятор FPGA. Часто­та для этого синхросигнала может быть выбрана из широкого диапазона значений, но по умолчанию всегда используется низкая частота. Переклю­чение на более высокую частоту происходит данными, которые распозна­ются микросхемой в самом конфигурационном потоке, после чего остав­шаяся часть потока загружается уже с новой скоростью. Переключение снова на более низкую частоту запрещается. Частота синхронизации CCLK устанавливается выбором ConfigRate в программе генерации кон­фигурационного потока. Максимальная частота CCLK, которая может быть выбрана — 60 МГц. Выбирая конкретную частоту CCLK, необходи­мо убедиться, что используемые ПЗУ и все соединенные в цепочку микро­схемы FPGA рассчитаны на конфигурирование в таком темпе.

После включения питания, частота CCLK равна 2.5 МГц. Эта частота ис­пользуется до момента загрузки битов ConfigRate, после чего частота меня­ется на новое значение, определенное этими битами. Если в проекте не за­дается другая частота, то используемая по умолчанию частота равна 4 МГц.

Страницы: 1, 2, 3, 4