Реферат: Обзор процессоров и шин ПВМ начиная с 386 машин

  ═════════════════════════════════════════════════════════════════

                          MULTIBUS I

                                - 22 -

            4.3  Пример интерфейса магистрали  MULTIBUS I

        Один из  способов организации взаимодействия между МП 80386

     и магистралью MULTIBUS I заключается в генерации всех сигналов

     MULTIBUS I c помощью программируемых логических матриц (ПЛМ) и

     схем ТТЛ.  Проще  использовать  интерфейс,  совместимый  с  МП

     80286. Основные черты этого интерфейса описаны ниже.

        Интерфейс магистрали MULTIBUS I состоит из  совместимого  с

     МП 80286  арбитра магистрали 82288.  Контроллер может работать

     как в режиме локальной магистрали,  так и в режиме MULTIBUS I;

     резистор на входе МВ схемы 82288, подключенный к источнику пи-

     тания, активизирует режим MULTIBUS I. Выходной сигнал MBEN де-

     шифратора адреса на ПЛМ служит сигналом выбора обеих микросхем

     82288 и 828289.  Сигнал AEN # с выхода 82289 открывает  выходы

     контроллера 82288.

        Взаимодействие между процессором 80386 и этими  двумя  уст-

     ройствами осуществляется  с  помощью  ПЛМ,  в которые записаны

     программы генерации и преобразования необходимых сигналов. Ар-

     битр 82289 вместе с арбитрами магистрали других вычислительных

     подсистем координирует  управление  магистралью  MULTIBUS   I,

     обеспечивая управляющие  сигналы,  необходимые  для  получения

     доступа к ней.

        В системе  MULTIBUS I каждая вычислительная подсистема пре-

     тендует на использование общих ресурсов.  Если подсистема зап-

     рашивает доступ к магистрали, когда другая система уже исполь-

     зует магистраль,  первая подсистема должна ожидать ее освобож-

     дения.  Логика  арбитража  магистрали управляет доступом к ма-

     гистрали всех подсистем. Каждая вычислительная подсистема име-

     ет собственный арбитр магистрали 82289. Арбитр подключает свой

                                - 23 -

     процессор к магистрали и разрешает доступ к ней ведущим с  бо-

     лее  высоким или более низким приоритетом в соответствии с за-

     ранее установленной схемой приоритетов.

        Возможны два варианта процедуры управления занятием магист-

     рали: с последовательным  и  параллельным  приоритетом.  Схема

     последовательного приоритета  реализуется путем соединения це-

     почкой входов приоритета магистрали (BPRN #) и выходов приори-

     тета магистрали  (BPRO  #) всех арбитров магистрали в системе.

     Задержка, возникающая при таком соединении, ограничивает число

     подключаемых арбитров.  Схема параллельного приоритета требует

     наличия внешнего арбитра,  который принимает  входные  сигналы

     BPRN #  от всех арбитров магистрали и возвращает активный сиг-

     нал BPRО # запрашивающему арбитру с максимальным  приоритетом.

     Максимальное число арбитров , участвующих в схеме с параллель-

     ным приоритетом, определяется сложностью схемы дешифрации.

        После завершения  цикла  MULTIBUS I арбитр,  занимающий ма-

     гистраль, либо продолжает ее удерживать,  либо  освобождает  с

     передачей другому  арбитру.  Процедура освобождения магистрали

     может быть различной.  Арбитр может освобождать  магистраль  в

     конце каждого цикла,  удерживать магистраль до тех пор пока не

     будет затребована ведущим с  более  высоким  приоритетом,  или

     освобождать магистраль  при  поступлении запроса от ведущего с

     любым приоритетом.

        Система MULTIBUS I с 24 линиями адреса и 16 линиями данных.

     Адреса системы  расположены  в  диапазоне  256  кбайт   (между

     F00000H и F3FFFFH), причем используются все 24 линии. 16 линий

     данных представляют младшую половину (младшие 16 разрядов) 32-

     разрядной шины  данных  МП 80386.  Адресные разряды MULTIBUS I

                                - 24 -

     нумеруются в шеснадцатеричной системе;  А23-А0 В МП 80386 ста-

     новятся ADR17# - ADR0# в системе MULTIBUS I. Инвертирующие ад-

     ресные фиксаторы поразрядно преобразуют выходные сигналы адре-

     са МП  80386  в адресные сигналы с низким активным уровнем для

     магистрали MULTIBUS I.

        Дешифратор адреса. Система MULTIBUS I обычно включает и об-

     щую, и локальную память.  Устройства ввода-вывода (УВВ)  также

     могут быть  расположены как на локальной магистрали,  так и на

     MULTIBUS I.  Отсюда следует,  что:  1) пространство адресов МП

     80386 должно  быть  разделено между MULTIBUS I и локальной ма-

     гистралью и 2) должен использоваться  дешифратор  адресов  для

     выбора одной из двух магистралей. Для выбора магистрали MULTI-

     BUS I требуются два сигнала:

        1. Сигнал  разрешения MULTIBUS I (MBEN) служит сигналом вы-

     бора контроллера магистрали 82288 и арбитра магистрали 82289 в

     схеме сопряжения  с MULTIBUS I.  Другие выходы ПЛМ дешифратора

     служат для выбора памяти и УВВ на локальной магистрали.

        2. Для обеспечения 16-разрядного цикла магистрали процессо-

     ру 80386 должен быть возвращен активный  сигнал  размера  шины

     BS16#. К уравнению ПЛМ,  описывающему условия возбуждения сиг-

     нала BS16#, могут быть добавлены дополнительные члены для дру-

     гих устройств, требующих 16-разрядной шины.

        Ресурсы ввода-вывода, подключенные к магистрали MULTIBUS I,

     могут  быть  отображены на отдельное пространство адресов вво-

     да-вывода,  независимых от физического расположения  устройств

     на магистрали I, либо отображены на пространство адресов памя-

     ти МП 80386.  Адреса УВВ, отображенных на пространство памяти,

     должны  декодироваться  для возбуждения правильных команд вво-

                                - 25 -

     да-вывода.  Это декодирование должно осуществляться  для  всех

     обращений  к памяти,  попадающих в область отображения адресов

     ввода-вывода.

        Адресные фиксаторы  и  приемопередатчики  данных.  Адрес во

     всех циклах магистрали должен  фиксироваться,  потому  что  по

     протоколу MULTIBUS  I  на  адресных входах должен удерживаться

     достоверный адрес по крайней мере 50 нс после того, как коман-

     да MULTIBUS  I становится пассивной.  Сигнал разрешения адреса

     (AEN#) на выходе арбитра магистрали 82289 становится активным,

     как только  арбитр получает управление магистралью MULTIBUS I.

     Сигнал AEN# действует как разрешающий для фиксаторов  MULTIBUS

     I. Как показано на рис. 6 выходной сигнал ALE# контроллера ма-

     гистрали 82288 фиксирует адрес от МП 80386.

                                                        Рис.6

       Адрес                           Данные

       А23-А0   │                      D15-D0  │

         ┌──────­────────┐ ALE#         ┌──────­─────────┐ DEN

         │ Инвертирующий ├───────       │ Инвертирующие  ├─────

         │  фиксатор     │ (От 82288)   │ фиксаторы/прие-│

         └──────┬────────┘              │ мопередатчики  ├─────

       AD17#-   │                       └──────┬─────────┘ DT/R#

       AD0#     ­                      DATF#-  │           (От 82288)

                                       DAT0#   ­

        Разряды данных  MULTIBUS  I  нумеруются в шестнадцатеричной

     системе, так что D15-D0 превращается в DATF#-DAT0#. Инвертиру-

     ющие факторы  и приемопередатчики вырабатывают низкий активный

                                - 26 -

     уровень для магистрали MULTIBUS I. Данные фиксируются только в

     циклах записи.  Во  время цикла записи адресными фиксаторами и

     фиксаторами -  приемопередатчиками  данных  управляют  входные

     сигналы ALE#,  DEN и DT/R# от контроллера 82288. В циклах чте-

     ния фиксаторы - приемопередатчики управляются сигналом локаль-

     ной магистрали RD#.  Если при использовании сигнала DEN за ло-

     кальным циклом записи немедленно последует цикл чтения  MULTI-

     BUS I,  на локальной магистрали МП 80386 возникнет конфликтная

     ситуация.

              4.4 Магистраль расширения ввода-вывода iSBX

        Магистраль iSBX независима от типа  процессора  или  платы.

     Каждый интерфейс  расширения  непосредственно  поддерживает до

     8-разрядных портов ввода-вывода. Посредством ведомых процессо-

     ров или процессоров с плавающей точкой обеспечивается расшире-

     ние адресных возможностей. Кроме того, каждый интерфейс расши-

     рения может  при  необходимости поддерживать канал ПДП со ско-

     ростью передачи до 2 Мслов/с

        Магистраль iSBX  включает  два  основных элемента:  базовую

     плату и модуль расширения.  Базовая плата - это любая плата  с

     одним или  несколькими  интерфейсами  расширения  ввода-вывода

     (коннекторами), удовлетворяющими электрическим и  механическим

     требованиям спецификации  Intel.  Естественно,  базовая  плата

     всегда является ведущим устройством,  она генерирует все адре-

     са, сигналы выбора и команды.

        Модуль расширения магистрали iSBX  представляет  собой  не-

     большую специализированную плату ввода-вывода,  подключенную к

                                - 27 -

     базовой плате.  Модуль может иметь одинарную или двойную шири-

     ну. Назначение  модуля  расширения  - преобразование протокола

     основной магистрали в  протокол  конкретного  устройства  вво-

     да-вывода.

        Расширение функций,реализуемых  каждой  системной   платой,

     подключенной к магистрали MULTIBUS I,  повышает производитель-

     ность системы,  потому что для  доступа  к  таким  резидентным

     функциям не требуется арбитраж магистрали.

                   4.5  Многоканальная магистраль

        Многоканальная магистраль представляет собой  специализиро-

     ванный электрический и механический протокол,  действующий как

     составная часть системы MULTIBUS I.  Эта магистраль предназна-

     чена  для  скоростной  блочной пересылки данных между системой

     MULTIBUS I и взаимосвязанными  перефирийными  устройствами.  В

     тех  случаях,  когда  требуется  пересылать  группу байтов или

     слов,  расположенных (или распологаемых)  по  последовательным

     адресам,  протокол блочной пересылки данных уменьшает непроиз-

     водительные потери.  Передача осуществляется в асинхронном ре-

     жиме  с  использованием  протокола подтверждений и с проверкой

     четности, обеспечивающей правильность передачи данных.

        Улучшению характеристик  системы  MULTIBUS  I  способствует

     уменьшение влияния на ее производительность  оборудования  па-

     кетного типа.  Потоки  данных  от пакетных устройств могут ис-

     пользовать интерфейс общего назначения.  Протокол многоканаль-

     ной магистрали  специально приспособлен для пакетных пересылок

                                - 28 -

     данных. Максимальный выигрыш в  производительности  получается

     при использовании двухпортовой памяти с доступом как со сторо-

     ны многоканальной магистрали, так и со стороны интерфейса MUL-

     TIBUS I.

               4.6  Магистраль локального расширения iLBX

        Магистраль iLBX предназначена для непосредственных скорост-

     ных передач  данных  между ведущими и ведомыми и обеспечивает:

     1) максимум два ведущих на магистрали,  что упрощает процедуру

     арбитража; 2)  асинхронный  по отношению к передаче данных ар-

     битраж магистрали;  3) минимум два и максимум пять  устройств,

     связанных с магистралью;  4) ведомые устройства,  определяемые

     как ресурсы памяти с байтовой адресацией,  и 5)  ведомые  уст-

     ройства, функции которых непосредственно контролируются сигна-

     лами линий магистрали iLBX.

        Увеличение локальных  (на плате) ресурсов памяти высокопро-

     изводительного процессора улучшает характеристики всей  систе-

     мы. Что  касается  других  специальных функций,  то наличие на

     процессорной плате памяти  повышает  производительность,  пос-

     кольку процессор  может адресовать непосредственно,  не ожидая

     результатов арбитража магистрали.  С другой  стороны,  в  силу

     пространственных ограничений  на  процессорной  плате  удается

     разместить память лишь небольшого обьема. Магистраль iLBX поз-

     воляет снизить эти пространственные ограничения. При использо-

     вании магистрали iLBX нет необходимости в размещении  дополни-

     тельной памяти  на процессорной плате.  Вся память (обьемом до

                                - 29 -

     нескольких десятков Мбайт),  адресуемая процессором,  доступна

     через магистраль  iLBX и представляется процессору размещенной

     на процессорной плате.  Наличие в системе памяти двух портов -

     одного для  обмена с магистралью iLBX,  а другого для обмена с

     магистралью MULTIBUS I - делает доступной  эту  память  другим

     компонентам системы. К магистрали iLBX можно подключить до пя-

     ти устройств. В число устройств должны входить первичный веду-

     щий и один ведомый.  Остальные три устройства не являются обя-

     зательными. Первичный ведущий управляет магистралью iLBX и ор-

     ганизует доступ вторичного ведущего к ресурсам ведомой памяти.

     Вторичный ведущий,  если он есть, предоставляет дополнительные

     возможности доступа к ведомым ресурсам по магистрали iLBX.

                          4.7   MULTIBUS II

        Архитектура системы MULTIBUS II является процесорно-незави-

     симой. Она  отличается наличием 32-разрядной параллельной сис-

     темной магистралью  с  максимальной  скоростью   передачи   40

     Мбайт/с, недорогой  последовательной  системной  магистрали  и

     быстродействующей локальной магистрали для доступа к отдельным

     платам памяти. MULTIBUS II включает пять магистралей Intel: 1)

     локального расширения (iLBX II),  2) многоканального доступа к

     памяти, 3) параллельную системную (iPSB),  4) последовательную

     системную (iSSB) и  5)  параллельную  расширения  ввода-вывода

     (iSBX).

        Структура с несколькими магистралями имеет преимущества пе-

     ред одномагистральной системой.  В частности каждая магистраль

                                - 30 -

     оптимизирована  для выполнения определенных функций,  а опера-

     ции на них выполняются параллельно. Кроме того, магистрали, не

     используемые в конкретной системе,  могут быть исключены из ее

     архитектуры, что  избавляет  от неоправданных затрат.  Три ма-

     гистрали из перечисленных кратко описаны ниже.

            4.7.1 Параллельная системная магистраль iPSB.

        Параллельная системная  магистраль  iPSB  используется  для

     межпроцессорных пересылок данных  и  взаимосвязи  процессоров.

     Магистраль поддерживает  пакетную передачу с максимальной пос-

     тоянной скоростью 40 Мбайт/с.

        Связной магистрали  представляет собой плату,  объединяющую

     функциональную подсистему.  Каждый связной  магистрали  должен

     иметь средства передачи данных между МП 80386,  его регистрами

     межсоединений и магистралью iPSB. Магистраль iPSB представляет

     каждому связному  магистрали  четыре пространства адресов:  1)

     обычного ввода-вывода, 2) обычной памяти 3) пространство памя-

     ти объемом  до  255 адресов для передачи сообщений и 4) прост-

     ранство межсоединений.  Последнее обеспечивает графическую ад-

     ресацию, при которой идентификация связного магистрали (платы)

     осуществляется по номеру позиции,  на которой установлена пла-

     та. Поскольку МП 80386 имеет доступ только к пространствам па-

     мяти или ввода-вывода,  пространства сообщений и межсоединений

     следует отображать на первые два пространства.

        Операции на магистрали iPSB осуществляются посредством трех

     циклов магистрали.  Цикл  арбитража определяет следующего вла-

                                - 31 -

     дельца магистрали.  Этот цикл состоит из двух фаз: фазы приня-

     тия решения,  на которой определяется приоритет для управления

     магистралью, и фазы захвата, когда связной с наивысшим приори-

     тетом начинает цикл пересылки.

        Второй цикл магистрали iPSB - цикл пересылки, реализует пе-

     ресылку данных между владельцем и другим связным.  Третий цикл

     iPSB - цикл исключения,  указывает на возбуждение исключения в

     течении цикла пересылки.

             4.7.2  Магистраль локального расширения iLBX II

        Магистраль локального расширения iLBX II  является  быстро-

     действующей магистралью,  предназначенной для быстрого доступа

     к памяти,  расположенной на отдельных платах.  Одна магистраль

     iLBX II поддерживает либо две процессорные подсистемы плюс че-

     тыре подсистемы памяти, либо одну процессорную подсистему плюс

     пять подсистем  памяти.  При необходимости иметь большой объем

     памяти система MULTIBUS II может включать более одной  магист-

     рали iLBX  II.  В системе на базе МП 80386 с тактовой частотой

     16 МГц типичный цикл доступа iLBX требует 6 циклов ожидания.

        Для магистрали  iLBX  характерны 32-разрядная шина данных и

     26-разрядная шина адресов.  Поскольку эти шины разделены, воз-

     никает возможность  конвейерных операций в цикле пересылки.  К

     дополнительным особенностям магистрали iLBX относятся:  1) од-

     нонаправленное подтверждение при быстрой пересылке данных,  2)

     пространство межсоединений (для каждого связного  магистрали),

     через которое первичный запрашивающий связной инициализирует и

                                - 32 -

     настраивает всех остальных связных магистрали,  и 3)  средство

     взаимного исключения,  позволяющее управлять многопортовой па-

     мятью.

              4.7.3  Последовательная магистраль iSSB

        Относительно дешевая  последовательная системная магистраль

     iSSB может использоваться вместо  параллельной  системной  ма-

     гистрали iPSB в тех случаях, когда не требуется высокая произ-

     водительность последней. Магистраль iSSB может содержать до 32

     связных магистрали, распределенных на длине максимум 10 м. Уп-

     равление магистралью ведется с помощью стандартного  протокола

     множественного доступа  с  опросом несущей и разрешением конф-

     ликтов (CSMA/CD).  Связные магистрали используют этот протокол

     для передачи данных по мере своей готовности.  В случае однов-

     ременного инициирования передачи двумя или несколькими связны-

     ми вступает  в действие алгоритм разрешения конфликтов обеспе-

     чивающий справедливое предоставление доступа всем  запрашиваю-

     щим связным.

                                  5.1 Ведущие

        Ведущим является любой  модуль,  который  обладает  возмож-

     ностью захвата магистрали. Модуль захватывает магистраль с по-

     мощью логических схем обмена и инициирует передачу  данных  по

     магистрали,  используя  для  этого либо встроенные процессоры,

                                - 33 -

     либо специальные логические схемы.  Ведущие генерируют сигналы

     сигналы  управления,  адресные сигналы,  а также адреса памяти

     или устройств ввода-вывода.

        Ведущий может  работать  в одном из двух режимов:  режиме 1

     или режиме 2.  В режиме 1 ведущий ограничен одной передачей по

     магистрали через каждое подключение к шине. Если все ведущие в

     системе используют режим 1,  скорость работы системы ограничи-

     вается максимальной величиной цикла занятости магистрали.  Это

     позволяет разработчикам  прогнозировать  общую  производитель-

     ность конкретной системы.

        В режиме 2 у ведущих больше возможностей захвата  магистра-

     ли,  они могут инициировать обмен с наложением на текущую опе-

     рацию.  В этом режиме разрешены тайм-ауты магистрали, и опера-

     ции  ведущих  не ограничены максимальной величиной цикла заня-

     тости магистрали. Режим 2 обеспечивает широкий класс операций,

     что придает системе гибкость при удовлетворении запросов поль-

     зователей.

                              5.2 Ведомые

                                - 34 -

                        Устройства ввода-

                        вывода пользователя ╔═════════╤═════╤═══════╗

                            ‑       ‑       ║ Ведущий │ ЦП  │       ║

                            │       │       ║         └─────┘       ║                         - 12 -

 ╔══════════════════╗   ╔═══­═══════­═════╗ ╟────────┐   ‑   ┌──────╢

 ║ Ведомый          ║   ║ Ведомый         ║ ║ Обмен с│   │   │Ввод- ║

 ║                  ║   ╟────────┬────────╢ ║ магис- │   │   │вывод ║

 ║  Глобальный      ║   ║Парал-  │Последо-║ ║ тралью │   │   └──────╢

 ║  (системный)     ║   ║лельный │ватель- ║ ╟──┬─────┘   │   ┌──────╢

 ║  ввод-вывод      ║   ║ввод-вы-│ный ввод║ ║  │         │_─_│Память║

Страницы: 1, 2, 3, 4