Реферат: Перспективные интерфейсы оперативной памяти

Рисунок 1.4 – Схематическое изображение подсистемы памяти Direct Rambus

Сигнальный протокол Direct Rambus основан на новом электрическом интерфейсе RSL (Rambus Signaling Levels), дающем возможность при помощи технологии удвоенной передачи данных (DDR — Double Data Rate) получить результирующую частоту 600/711/800 MГц и использовать стандартный CMOS-интерфейс (см. схему 1 и схему 2) сигналов управленияядра ASIC (Application Specific Integrated Circuit). Высокоскоростной протокол сигналов RSL использует низковольтный размах (Swing) номинальных напряжений логического "0" (VOH=1.8 В) и логической "1" (VOL=1.0 В) с разностью 0.8 В (VCOS=VOH-VOL).

За счет внешнего опорного напряжения (VREF=1.4 В) стандартного CMOS-интерфейса, генерирующегося при помощи резистивного делителя, логические значения "0" и "1" представляются как 2.5 В (VOH,CMOS) и 1.7 В (VOL,CMOS) соответственно, т.е. разрядность составляет все те же 800 мВ, чтобы сохранить совместимость дискретизации уровней.

Меры частотного "разнесения" сигнальных групп вынужденные, и направлены на разделение стандартных сигналов питания/контроля (CMOS), и высокоскоростных (RSL) командных сигналов и интерфейса приема/передачи данных для уменьшения паразитного воздействия ЭМИ и ВЧ-шумов коммутаций шины.

Тактовый генератор вырабатывает импульсы с частотой 267-400 MГц, которые распространяются от крайней точки канала к контроллеру (CTM — Clock To Master), где разворачиваются и по другой линии идут в обратном направлении (CFM — Clock From Master), после чего попадают на терминатор (нагрузку, VTERM=1.8 В). Четкое согласование становиться возможным благодаря двум блокам автоподстройки длительности задержки в библиотечном макроядре (RAC — Rambus ASIC Cell), которые производят синхронизацию исходящих и входящих сигналов: блок передачи (TDLL — Transmit Delay Locked Loop) и блок приема (RDLL — Receive Delay Locked Loop). Передача команд и данных (блок TDLL) основана на эффекте точной 180° квадратурной фазы, выполняемой в цикле CFM. Все сигналы, распространяющиеся по направлению к контроллеру, синхронизируются входящими тактовыми импульсами, а сигналы, исходящие из контроллера — импульсами, идущими по направлению к нагрузке (функции блока RDLL). В процессе работы каждый блок DLL периодически осуществляет частотную ре-калибровку, учитывая условия функционирования, температуру (документ JESD63), возможные девиации напряжения и частоты. Ре-синхронизация (Re-Sync) всех узлов подсистемы, включая физические интерфейсы типа сдвига уровня напряжения и восстановления синхросигналов, представляется отдельным особенным комплексом мер, поскольку с увеличением частоты, длина волны сигнала становиться более короткой относительно собственной сигнальной трассы. В этом случае полагаться на пассивные элементы задержки (например, RC-цепь), помогающие восстановить "плывущий" протокол синхронизации, довольно опасно, учитывая влияние температуры, напряжения и 3s-вариаций (зависимость сечения рассеяния электромагнитной волны от ее частоты).

Непосредственно сам генератор представляет собой отдельную микросхему с внешним интерфейсом 24pin 150mil SSOP, и обеспечивает "гибкий синхронизм" управления по дифференциальному импульсу с минимальным периодом следования импульсов 50ps: вырабатывает синхросигналы, необходимые для функционирования отдельных компонентов памяти, синхронизирует частоту каналов с внешней системой или синхроимпульсами системного процессора, обеспечивает независимое тактирование отдельных каналов. Кроме чего формирователь обеспечивает независимое тактирование отдельных каналов, если это предусмотрено его внутренней схемотехникой, для чего применяется специализированная версия DRCG-D (Dual Direct Rambus Clock Generator) интерфейса 28pin 170mil TSSOP, поскольку обычно используется правило «один генератор на один канал». Помимо этого DRCG поддерживает коэффициенты умножения частоты 8x, 6x, 4x, 8/3x и два расширенных режима функционирования: режим Clk Stop ("clock off" — прекращение подачи на внешние цепи каналов синхроимпульсов, позволяющее осуществлять быстрые транзакции между периодами clock-off/clock-on и действующее совместно с режимом "дремоты" NAP интерфейса RDRAM/RAC) и режим Power DowN (переход системы в состояние пониженного энергопотребления для минимизации рассеивания мощности, который действует совместно с режимом деактивации PDN интерфейса RDRAM/RAC). Генератор DRCG-D поддерживает коэффициенты умножения 8, 6, 4, 8/3, 9/2 и 16/3, и частоту синхронизации канала 267-533 MHz. Сигнальный интерфейс генератора предусматривает 20 сигнальных групп (здесь и далее в аналогичном контексте имеется в виду число групп отдельных сигналов без учета разрядности отдельной сигнальной шины).

Внутренние блоки DRCG предусматривают наличие транзитного (BypassMux), тест (TestMux) и основного (MainMUX) мультиплексоров, дифференциального выходного буфера (DOB — Differential Output Buffer), фазового детектора (fD — Phase Detector), блока выравнивания фазы сигнала (Phase Aligner) и двух делителей (A/B) во входной цепи внутрикристального блока фазовой автоподстройки частоты (PLL — Phase Locked Loop), который введен с целью создания петли обратной связи для стабилизации частоты на выходе.

Специальная "усеченная" версия тактового генератора (DRCG-Lite), пакующегося в корпус типа 16pin 225mil TSSOP, рассчитана на применение в системах с "низкочастотным" входом: внешний интерфейс DRCG-Lite содержит опорный вход от внешнего кварцевого резонатора (сигнал XIN), где нижний порог значения входной частоты составляет 14.0625 МГц, а типичный — 18.75 MГц. Также предусмотрен "низкочастотный" опорный выход (сигнал XOUT) для создания петли обратной связи в цепи внешнего резонатора, контролирующую девиации опорной частоты. Кроме этого имеется второй LVCMOS-выход (сигнал LCLK), реализованный по схеме частотного делителя, дающего половину опорной частоты и применяющийся для синхронизации остальных компонентов системы. Lite-генератор примененяется в "изолированных" системах с замкнутым циклом синхронизации (например, в видеоадаптерах), с использованием памяти, работающей в частотном диапазоне 300-400 MГц, и поддерживает коэффициенты умножения частоты 16x и 64/3x.

В состав блок-схемы DRCG-Lite входят: блок формированияисходящих синхроимпульсов (OSC — Output Signal Clocks), умножитель (Multipler), блок ФАПЧ (PLL), делитель выходного OSC-синхросигнала (/2) и два дифференциальных выходных буфера (DOB).

Активная мощность генераторов составляет менее 350 мВт при опорном напряжении (VDD) 3.3 В. Как дополнение, введен специальный режим спектральной модуляции тактового импульса (SSC — Spread Spectrum Clock) в диапазоне 30-33 КГц для минимизации паразитного воздействия электромагнитной интерференции.

Поскольку DRCG является задающим устройством согласования внешних и внутренних цепей Rambus DRAM, рассмотрим детально схему синхронизации всей подсистемы. Входной сигнал REFCLK подается на преобразователь В, находящийся во входном каскаде ФАПЧ. Делитель А, находящийся в цепи обратной связи ФАПЧ, генерирует промежуточную частоту PLLClk=RefClk*(A/B), где RefClk=PClk*4N/(M*X). Важен также параметр Y=4N/(M*X)=RefClk/PClk, характеризующий степень зависимости опорной частоты (RefClk) от частоты синхронизации с внешней системой (PClk). Выводы MULT[1:0], подающие сигнал на вход делителя А, задают коэффициент умножения ФАПЧ: X=A/B.

Частоты PClk и SynClk различаются, однако передаточная логика, входящая в состав контроллера RMC, должна выбрать подходящий делитель M или N таким образом, чтобы выполнялось обязательное условие эквивалентности: PClk/M=SynClk/N. Например, рассмотрим стандартный случай, когда CTM=400 MГц, PClk=133MHz и SynClk=100MHz: получим коэффициенты M=4, N=3 и имеем частотную зависимость PClk/M=SynClk/N=33 МГц. Параметр f@PD характеризует частоту на фазовом детекторе относительно действующей частоты (PClk/SynClk) на делителе (M/N). Фактически, f@PD=PClk/M=SynClk/N.

Блок приложений (Application Unit), входящий в состав RMC.d1, управляет сигналами по линиям M2m1[2:0] (шина соединения блока приложений и блока механизмов, являющаяся входной линией передаточной логики, и определяющая степень значимости коэффициента M), N2m1[2:0] (шина соединения блока приложений и блока механизмов, являющаяся входной линией передаточной логики, и определяющая степень значимости коэффициента N) и MULT[1:0] (шина передачи от блока приложений к DRCG, использующая параметр Х, определяющий степень отношения между PClk и RefClk), передавая их в передаточную логику и компоненты DRCG. Сами входы напрямую связанычастотными отношениями между PClk, SynClk (SClk) и CTM/CTMN (CTMN выступает как негативный "двойник" CTM — особенность дифференциального протокола) через коэффициенты M и N следующими зависимостями: M2m1=(M/2)-1 и N2m1=(N/2)-1.

1.5 FB DIMM (Fully Buffered DIMM)

Необходимость в изменении технологии серверной памяти возникла вот в связи с чем. Чем дальше, тем выше частоты модулей, используемых в серверах. Но с ростом их частоты возникает большое число проблем, связанных с такими физическими эффектами, как всевозможные наводки и перекрестные помехи. Чем выше частота работы памяти, тем сложнее с ними бороться. И в результате имеем следующую ситуацию: чем выше частота работы памяти, тем выше электрическая нагрузка на контроллер памяти, и тем меньше модулей у нас может работать одновременно. Поскольку для серверов большой объем поддерживаемой памяти есть одно из ключевых требований, необходимо как-то выкарабкиваться из этого тупика. Одним из вариантов такого выхода является технология FB DIMM.

Рисунок 1.2 – модули памяти FB DIMM

Суть FB DIMM вполне описывается словом «сериализация». А сама идеология находится вполне в современном духе перехода к последовательным шинам везде, где только можно. В частности, оказалось, что можно и в технологиях, связанных с памятью.

Идея FB DIMM состоит в том, что от общей шины памяти, на которой сидят модули памяти, мы уходим. Поэтому избыточная электрическая нагрузка, которую модули создают на контроллер, перестает быть проблемой. Вместо этого есть две шины (одна на чтение, другая – на запись) на которых сидят не сами массивы ячеек, а только управляющие буферы модуля (AMB в терминологии FB DIMM). Таким образом, питание массивов ячеек контроллером памяти более не осуществляется. Массивы ячеек основаны на технологии DDR2, здесь FB DIMM вполне пересекается с текущими технологиями. Благодаря этому, производителям памяти будет проще перейти на технологию FB DIMM.

Кроме того, все передачи контроллер памяти ведет только в буферы AMB, все данные получает оттуда же.

Все это происходит, повторюсь, по узким высокочастотным шинам. Поскольку технология ECC является присущей абсолютно всем пересылкам данных между AMB и контроллером, появляются дополнительные преимущества типа защиты команд ЕСС кодом. В этом плане FB DIMM меньше подвержены ошибкам, поскольку содержат более развитые технологии контроля ошибок и восстановления данных.

Кроме того, поскольку модуль FB DIMM фактически связан с контроллером только буфером AMB, для такой памяти гораздо проще достигнуть пропускной способности, максимально близкой к теоретической. Например, если у нас в наличии два модуля FB DIMM, мы вполне можем одновременно писать в один и читать из другого.

Кроме всего прочего, использование буфера AMB позволяет полностью скрывать от контроллера такую служебную операцию, как восстановление содержимого ячейки, refresh. Можно скрывать и некоторые другие операции. Более того, команды в модуле FB DIMM конвейеризированы, и можно отдавать следующую команду на фоне выполнения предыдущей.

К достоинствам отнесем и заметно меньшее число контактов, которые нужно разводить: в частности, в презентации от Intel (см. ссылку ниже) приводят пример 69 контактов у FB DIMM модуля против 240 у модуля DDR2. Поэтому вместо двух каналов DDR2 вполне можно разводить четыре канала, и при этом у них разводка будет занимать меньшее число контактов (276 против 480), и к ней предъявляются менее жесткие требования. Ну а результат сравнения пропускной способности двух конкурирующих типов вполне предсказуем: два канала DD2-400 имеют теоретический максимум 6.4GB/sec, а четыре канала FB DIMM способны выдать порядка 17GB/sec.

память голографический молекулярный графеновый

2. Перспективы развития оперативной памяти

2.1 MRAM

MRAM (Magneto-Resistive RAM — «Магниторезистивная RAM» или «Магниторезистивное ОЗУ») — однокристальная полупроводниковая оперативная память, при производстве которой используются магнитный материал (часто применяемый в магнитных считывающих головках) и переход с магнитным туннелированием — MTJ (Magnetic Tunnel Junction). В основу современной конструкции MRAM положена концепция, разработанная немецким физиком Андреасом Нейем (Andreas Ney) и его коллегами из Института твердотельной электроники им. Пауля Друде, которая была опубликована в октябрьском номере 2003 журнала Nature. Авторы предложили использовать так называемые «программируемые логические элементы» на основе MRAM-памяти. Вычислительное устройство состоит из логических элементов «и», «или», «и-не» и «или-не». Устройство памяти состоит из элементов, у каждого из которых есть два независимых входа и возможны четыре начальные состояния. Элемент MRAM-памяти содержит два разделенных промежутком магнитных слоя. Если магнитные моменты обоих слоев параллельны, электрическое сопротивление всего элемента небольшое, это отвечает состоянию «1». Если антипараллельны — сопротивление велико и это соответствует состоянию «0». Направления магнитных моментов можно менять на противоположные, пропуская электрический ток по каждой из линий. Независимость входов для каждого из магнитных слоев дает возможность иметь четыре начальных состояния: «00», «01», «10» и «11», гдe «00» отвечает состоянию с отрицательной величиной тока через оба магнитных слоя, а «01» — отрицательному току через слой А и положительному через слой В и т.д. Этим можно осуществлять логические операции «и» и «или». Если добавить еще один вход по току, то появится возможность выполнения логических операций «и-не» и «или-не».

Производительность MRAM зависит от структуры и состава MTJ. Исследования, проведенные Renesas Technology Corp. совместно с Mitsubishi Electric, заключались в изучении зависимости величины магниторезистивного соотношения от резистивной поверхности перехода. Продемонстрированные в 2004 прототипы MRAM имеют микроархитектуру 1T-1MTJ (1 транзистор и 1 переход на ячейку памяти); размер магниторезистивного туннеля одного элемента — TMRE (Tunnel Magneto-Resistance Element) тогда составлял 0,26x0,44 µм²; размер ячейки памяти — 0,81 µм².

В 2003 японская компания NEC представила на конференции IEEE в Сан-Франциско экспериментальную микросхему MRAM, изготовленной по 0,25-мкм КМОП-технологии и 0,6-мкм технологии MRAM. Структура ячейки памяти включала числовую шину (word line), разрядную шину (bit line) и магнитный туннельный переход (MTJ). Благодаря особой конструкции массива ячеек памяти инженерам NEC удалось добиться заметного снижения паразитных шумов, что привело к улучшению соотношения сигнал/шум во время операции чтения данных и одновременно позволило уменьшить размеры чипа на 20%.

В 2004 компания Renesas Technology продемонстрировала прототип чипа 1 Мбит MRAM, выполненного с использованием 0,13-мкм CMOS технологического процесса. Его характеристики: тактовая частота — 143 МГц при напряжении питания 1,2 В; кол-во циклов перезаписи — свыше 1 трлн (при Т = 150°С без ухудшения характеристик); время чтения данных из ячейки — 5,2 нс.

В последние годы компании Toshiba и NEC разрабатывают MRAM совместно. Согласно опубликованным в феврале 2006 данным, им удалось создать новое изделие, в котором объединены максимальная плотность и наилучшие скоростные показатели операций чтения и записи, достигнутые для MRAM на данный момент. Ее характеристики: объем памяти — 16 Мбит; скорость чтения и записи — 200 Мбит/с (время цикла — 34 нс); напряжение питания — 1,8 В, что делает ее пригодной для мобильных устройств с батарейным питанием. Основная трудность, с которой столкнулись разработчики, была связана с повышением скорости чтения. Цепь, генерирующая магнитное поле для записи, замедляла операцию чтения из ячейки памяти. Решение было найдено в разделении цепей чтения и записи. Помимо увеличения скорости работы, такой прием позволил снизить эквивалентное сопротивление на 38% за счет "разветвления" тока записи.

В июле 2006 компания Freescale Semicondactor (до 2004 была подразделением корпорации Motorola) представила первые промышленные образцы 4 Мбитных чипов MRAM — MR2A16A, обогнав таких гигантов ИТ-индустрии, как HP и IBM, которые планировали начать их выпуск еще в 2004. Начато их промышленное производство на фабрике в Аризоне. Себестоимость производства (~$25) пока еще очень велика, что, тем не менее, считается быстро преодолимым.

Основными достоинствами MRAM, наряду с достигнутым самым высоким быстродействием, являются: практически неограниченное число допускаемых циклов записи/считывания (например, флэш-накопители имеют ограничения в этом плане) и сохранение записей при отключении питания. Это позволяет ей претендовать на роль универсальной памяти, объединяющей свойства DRAM, SDRAM и флэш-памяти. Поэтому предполагается, что MRAM в перспективе смогут заменить не только современные устройства оперативной памяти, но и жесткие диски, в результате чего архитектура ПК существенно упростится.

2.2 Память на основе графеновой наноленты

Инженеры из Института физики твёрдого тела им. Макса Планка (Германия) и Миланского технического университета (Италия) сконструировали микроскопические ячейки памяти на основе графеновых нанолент.

Для того чтобы изготовить узкие — шириной менее 20 нм — ленты, авторы расположили на однослойном графене нановолокна оксида ванадия V2O5. Заготовки поместили под пучок ионов аргона, который удалил графен с неприкрытых участков; затем образцы обрабатывались водой для смыва нановолокон. Оставшиеся наноленты имели аккуратные края, что положительно сказывалось на их характеристиках.

Рисунок 2.1 - ячейки памяти на основе графеновых нанолент

Дальнейшие эксперименты показали, что такие ленты позволяют создавать надёжные ячейки памяти, довольно быстро совершающие переход между двумя состояниями с разной проводимостью. «Эффект памяти, вероятно, связан с влиянием зарядов, захваченных расположенными вокруг нанолент молекулами воды, которые адсорбируются на подложке из диоксида кремния, используемой в наших устройствах», — рассуждает один из авторов Роман Сордан (Roman Sordan).

В опытах переключение между двумя состояниями выполнялось с помощью следовавших с частотой до 1 кГц импульсов длительностью до 500 нс, причём устройства успешно выдержали более 107циклов переключения. Ячейки памяти на нанолентах также имеют очень небольшие размеры, что учёные считают важным преимуществом своей разработки. «Такие ячейки можно использовать для создания как статической оперативной памяти с произвольным доступом (SRAM), так и энергонезависимой памяти», — отмечает г-н Сордан.

В будущем исследователи намерены приспособить наноленты для изготовления логических вентилей. «Мы уже конструировали графеновые вентили, но наноленты, пожалуй, подходят лучше», — комментирует профессор Сордан.

2.3 Оперативная память на нанотрубках

Компания Nantero объявила о том, что ею ведется разработка нового типа памяти по технологии углеродных нанотрубок (carbon nanotube, CNT). Благодаря такому решению, заявляет производитель, компьютер будет загружаться практически мгновенно, потребляя при этом меньше электроэнергии и выделяя существенно меньше тепла.

Технологии CNT уделяется всё большее внимание со стороны ведущих производителей - компания Motorola работает над топливными элементами, изготовленными с её использованием, Fujitsu планирует охлаждать полупроводники при помощи нанотрубок, Infineon и Intel ведут разработки, в области задействующих нанотрубки транзисторов, жидкокристаллические дисплеи будущего также будут использовать CNT.

Nantero, впрочем, стала первой компанией, которая объявила о том, что выпустит готовую продукцию, произведенную с использованием CNT, которую можно будет купить уже в 2007 году. Президент компании, Грэг Шмергель (Greg Schmergel) сказал, что первым продуктом этой области будет память, объединяющая скорость SRAM со способностью сохранять данные при отключенном питании флэш-памяти. Жизненный цикл памяти такого типа будет многократно превышать то количество циклов записи/стирания, которое свойственно флэш-накопителям. Принцип работы такой памяти заключается в следующем: углеродные нанотрубки находятся в виде суспензии над электродами. Электрические заряды изменяют позицию нанотрубок в двух положениях, каждое из которых определяет значение бита информации, записанной в память. После отключения питания трубки останутся в заданном положении, удерживаемые на молекулярном уровне.

К сожалению, не было приведено точных данных о плотности и скоростных характеристиках чипов CNT-памяти, однако было заявлено о 2 млрд. циклов чтения/записи в секунду. При этом обещается полная совместимость с существующими материнскими платами.

Заметим, что непосредственно Nantero не имеет своего производства, а лишь намерена закупать нанотрубки у сторонних производителей, занимаясь только их упаковкой в чипы. В настоящий момент компания уже имеет рабочие образцы, проходящие испытания. Что же касается цены на принципиально новые модули памяти, то здесь Шмергель также воздержался от конкретики, сказав, что она будет немногим выше, чем на традиционные решения.

Заключение

Сегодня на большинстве компьютеров используется DDR3 SDRAM, однако Intel не успокоилась и принялась за стандарт DDR4, который уже в этом году был реализован. Наученная горьким опытом с Rambus, Intel уже не делает ставку только на DDR4, новые чипы по-прежнему будут поддерживать обычную DDR3. DDR4 также ничего революционно нового не принесла. Однако модули DDR4 несколько отличаются по конструкции и требуют меньшее питание. И снова DDR4 пришел к нам из видеокарт, где появился раньше. AMD и VIA пока что не планируют переход к новой памяти и продолжают использовать DDR3.

Заглядывая дальше в будущее, можно предсказать переход к DDR5, которая уже сейчас используется в видеокартах.

Библиографический список

1.  Что такое "оперативная память"? Виды оперативной памяти [Электронный ресурс] / Режим доступа: http://www.vorcuta.ru/computers-articles_ram.htm

2.  Современная оперативная память [Электронный ресурс] / Режим доступа: http://www.ixbt.com/mainboard/ram-faq-2006.shtml#pt1_ddr

3.  Типы и характеристики оперативной памяти [Электронный ресурс] / Режим доступа: http://www.whatis.ru/hard/mem11.shtml

4.  Обзор и практическое тестирование оперативной памяти стандарта DDR3 [Электронный ресурс] / Режим доступа: http://www.rusdoc.ru/articles/16048

5.  Изучаем новое поколение памяти DDR SDRAM, теоретически и практически [Электронный ресурс] / Режим доступа: http://www.ixbt.com/mainboard/ddr3-rmma.shtml

6.  Технология RAMBUS: теория функционирования [Электронный ресурс] / Режим доступа: http://www.ixbt.com/mainboard/rdram.shtml